verilog mux

reg [15:0] MUX_RS1, MUX_RS2, MUX_RS3, MUX_RS4;

이렇게 reg로 선언을 하더라도 이렇게 사용하면 레지스터가 아닌 mux형식으로 회로가 구성되게 된다.

always @ (*)
begin
case(rs_sel)
2'b00 : MUX_RS1 = KEY1;
2'b01 : MUX_RS1 = ROTL_RS1_PLUS_WD16_OUT4;
2'b10 : MUX_RS1 = RS1_PLUS_WD16_OUT3;
default : MUX_RS1 = KEY1;
endcase
end